سوالات دینامیک رشته عمران
دانشگاه دولتی علمی کاربردی پیام نور تستی تشریحی کارشناسی ارشد کاردانی استخدامی رشته عمران
شرکت هایی که مدارهای مجتمع را طراحی می کنند از : () -() () ً : ( // ) / * * / (). () () () (ً ) ()
-(;) () () () () (: ) -(). (). : -
# -`((`) ) `⁄()
-ً (=〖〗^(-) ) = = (). در E بعد از 10 ثانیه تأخیر از 1 به 0 تغییر می کند. خروجی گیت AND در w1 پس از 30 ثانیه تأخیر از 0 به 1 تغییر می کند. خروجی گیت OR در D از 1 به 0 در t = 30 ns تغییر می کند و سپس به 1 در t = 50 ns تغییر می کند. در هر دو مورد، تغییر در خروجی گیت OR ناشی از تغییر در ورودی های آن 20 ns زودتر است. از
() () -() ().
: (). ً –=( ^’ ) C=1 تغییر می-کنند. پس از 100 ns دیگر، شبیه سازی در زمان 200 ns پایان می-یابد. دومین دستور initial از وظیفه سیستم $finish برای مشخص کردن خاتمه شبیه سازی استفاده می کند. اگر قبل از یک دینامیک مقدار تأخیری وجود داشته باشد (به عنوان مثال، 100#)، شبیه ساز اجرای دستور را تا زمانی که تأخیر زمانی مشخص شده سپری شود به جزوه تحلیل دینامیکی می اندازد. نمودار زمان بندی شکل موج های حاصل از شبیه سازی در شکل 36.3 نشان داده شده است. کل شبیه سازی، شکل موج هایی را در بازه زمانی 200 ns ایجاد می کند. ورودی-های A، B وC بعد از 100 ns از 0 به 1 تغییر می کنند. خروجی E برای 10 ns اول معلوم است (که با سایه مشخص می شود)، و خروجی D برای 30 ns اول مجهول است. خروجی E از 1 به 0 در 110 ns می-رود. خروجی D از 1 به 0 در 130 ns و به 1 در 150 ns باز می گردد، درست همان طور که در جدول 3.5 پیش بینی کردیم.
عبارات بولی
معادلات بولی که منطق ترکیبی را توصیف میکنند در Verilog با یک دستور تخصیص پیوسته متشکل از تخصیص کلمه کلیدی و به دنبال آن یک عبارت بولی مشخص میشوند. برای تشخیص عملگرهای حسابی از عملگرهای منطقی، Verilog از نمادهای (&)، (/)، و (~) به ترتیب برای AND، OR و NOT (مکمل) استفاده می کند. بنابراین، برای توصیف مدار ساده شکل 35.3 با یک عبارت بولی، از دستور زیر استفاده می کنیم.
assign D = (A && B) (!C);
HDL مثال 4.3 مداری را توصیف می کند که با دو عبارت بولی زیر مشخص شده است:
E=A+BC+B^’ D
F=B^’ C+BC^’ D^’
معادلات مشخص می کند که چگونه مقادیر منطقی E و F توسط مقادیر A، B، C و D تعیین می شوند.
مدار دارای دو خروجی E و F و چهار دینامیک A، B، C و D. دو عبارت اختصاص معادلات بولی را توصیف می کنند. مقادیر E و F در طول شبیه سازی به صورت پویا توسط مقادیر A، B، C، و D تعیین می شود. شبیه ساز تشخیص می دهد که برنامه آزمون مقدار یک یا چند ورودی را تغییر می دهد. هنگامی که این اتفاق می-افتد، شبیه ساز مقادیر E و Fرا به روز می کند. مکانیزم تخصیص پیوسته به این دلیل نامیده می شود که رابطه بین مقدار تخصیص داده شده و متغیرها دائمی است. این مکانیزم درست مانند منطق ترکیبی عمل می کند، دارای یک مدار معادل در سطح گیت است و به عنوان منطق ترکیبی ضمنی نامیده می شود.
ما نشان دادیم که یک مدار دیجیتال را می توان با جملات HDL توصیف کرد، همان طور که م توان آن را در یک نمودار مدار رسم کرد یا با عبارت بولی مشخص کرد. جایگزین سوم، توصیف منطق ترکیبی با جدول درستی است.
نمونه سوالات دینامیک رشته عمران های تعریف شده توسط کاربر
گیت های منطقی مورد استفاده در توضیحات Verilog با کلمات کلیدی and، or، غیره توسط سیستم تعریف می شوند و به آن ها Primitive-های سیستم می گویند. (احتیاط: زبانهای دیگر ممکن است از این کلمات متفاوت دینامیک کنند. این نوع مدارها به عنوان Primitive های تعریف شده توسط کاربر (UDP) نامیده می شوند. یکی از راه های مشخص کردن مدار دیجیتال به شکل :
(:) (;)
() ً – -∪- ()
() : ً
فهرست مطالب