جزوه تحلیل ساختمان
دانشگاه پیام نور دانشگاه آزاد علمی کاربردی کاردانی کارشناسب عمران معماری رشته خلاصه کتاب جزوه تحلیل ساختمان
شبکه ای از ماتریس های سوئیچ، معماری CLB : () ً
: () () () ()، () (ً )
() //
* -؟
() × () × () × () × **× -× × *× ‐‐() ؟
*() * ؟
() ؟ ؟
() ؟ ؟
*** :
() () () *() () () () *
--ً () () ()،
/ ()
//—
() () //() ()، -و خواندن ناهمزمان شکل تحلیل ساختمان . هر CLB را می توان به عنوان یک حافظه 16 × 2 یا 32 × 1 برنامه ریزی کرد.
RAM های دو پورت در یک دستگاه اسپارتان با ساختار نشان داده شده در شکل 27.7 شبیه سازی می شوند که دارای یک پورت نوشتن (مشترک) و دو پورت خواندن ناهمزمان است. یک CLB می-تواند حافظه ای با حداکثر اندازه 16 × 1 تشکیل دهد.
Xilinx Spartan XL FPGA
تراشههای Spartan XL بهبود بیش تر تراشههای اسپارتانی هستند که سرعت و چگالی بالاتر (40000 گیت سیستم که تقریباً 6000 تای آن قابل استفاده است) و حافظه SelectRAM توزیعشده روی تراشه را ارائه میدهند. در جداول جستجوی دستگاه ها می جزوه تحلیل ساختمان 22 تابع مختلف از n ورودی را پیاده سازی کنند.
در XL این سری برای کاربردهایی در تحلیل ساختمان گرفته شده است که هزینه کم، توان کم، بسته بندی کم و هزینه آزمایش کم عوامل مهمی هستند که طراحی را محدود می کنند. دستگاه های Spartan XL، بسته به تعداد جداول جستجوی آبشاری، عملکرد سیستم تا 80 مگاهرتز را ارائه می دهند که با معرفی مسیرهای طولانی تر، عملکرد را کاهش می دهد. جدول 7.7 ویژگی های مهم دستگاه های خانواده Spartan XL را نشان می دهد.
Xilinx Spartan II FPGAs
به غیر از بهبود در سرعت (فرکانس سوئیچ 200 مگاهرتز I/O)، چگالی (تا 200000 گیت سیستم) و ولتاژ کاری (2.5 ولت)، چهار ویژگی دیگر دستگاه های Spartan II را از دستگاه های Spartan متمایز می کند: (1) حافظه داده داخل تراشه، (2) یک معماری جدید، (3) تحلیل ساختمان از استانداردهای متعدد I/O ، و (4) حلقه-های قفل شده با تأخیر (DLL).
خانواده دستگاههای اسپارتان II که در فناوری CMOS μm 0.22>0.18 با شش لایه فلزی برای اتصال به یکدیگر ساخته شدهاند، علاوه بر حافظه توزیعشده نسلهای قبلی دستگاهها، حافظه بلوک قابل تنظیم را در خود جای داده است و حافظه بلوک میزان حافظه را کاهش نمیدهد. منطق یا حافظه توزیع شده که برای برنامه در دسترس است. یک حافظه بزرگ روی تراشه می تواند عملکرد سیستم را با حذف یا کاهش نیاز به دسترسی به حافظه خارج از تراشه بهبود بخشد.
توزیع ساعت قابل اعتماد، کلید عملکرد همزمان مدارهای دیجیتال پرسرعت است. اگر سیگنال ساعت در زمان های مختلف به قسمت های مختلف مدار برسد، ممکن است دستگاه به درستی کار نکند. انحراف ساعت با افزایش زمان تنظیم در رجیسترها، بودجه زمانی موجود یک مدار را کاهش می دهد. هم چنین می تواند حاشیه موثر زمان نگهداری یک فلیپ ()، ً –×()، ×* () -() -() () (ً ) /(ً )
فهرست مطالب